Intel Foundry aktualizuje kamienie milowe procesu i plan innowacji na VLSI Symposium

Intel Foundry przedstawił na VLSI Symposium aktualizację swojej roadmapy procesowej oraz planów długoterminowych inwestycji w innowacje. Spółka poinformowała, że Intel 18A-P — pierwsze podniesienie wydajności w rodzinie Intel 18A — rozpoczął produkcję w trybie „risk”, utrzymując harmonogram zaprezentowany wcześniej klientom i partnerom.

Intel 18A-P ma dostarczać korzyści w obszarze wydajności, zużycia energii i projektowania dzięki wspólnemu dopasowaniu rozwiązań na kilku płaszczyznach: tranzystorach, połączeniach międzylitowych oraz technologiach wspierających proces projektowy.

W ramach szczegółów pokazywanych inżynierom na konferencji Intel Foundry wskazał, że Intel 18A-P zapewnia o 9% wyższą wydajność przy tym samym zużyciu energii („iso-power”) albo o 18% niższe zużycie energii przy zachowaniu tej samej wydajności („iso-performance”) w porównaniu z Intelem 18A. Podkreślono też poprawę parametrów termicznych oraz większą elastyczność projektową.

Wśród konkretnych rozwiązań Intel 18A-P wyróżnia się wdrożeniem „Unveiled Power Boost” — nowej, podwójnej opcji kontaktu do tranzystorów o niskiej rezystancji. Ma to umożliwiać zwiększenie prądu sterowania i wyższe częstotliwości przy dopasowanej pojemności.

Intel podał również, że:

• o 20–40% poprawia się rezystancja cieplna dzięki rozwiązaniom materiałowym i projektowym,
• o 10–30% rośnie poprawa dotycząca rezystancji (w ujęciu połączeń pionowych między warstwami układu) dzięki optymalizacjom geometrycznym i materiałowym,
• następuje poprawa mobilności dzięki inżynierii naprężeń dla PMOS (tak, by prąd przepływał przez tranzystor sprawniej),
• udostępniono nowe opcje tranzystorów: z myślą o niskim poborze mocy oraz wysokiej wydajności,
• dodano nową parę logiki Vt pomiędzy ULVT i LVT — jako dodatkową, piątą opcję dla projektantów, by móc równoważyć szybkość i zużycie energii.

Producent zaznaczył przy tym, że Intel 18A-P jest w pełni kompatybilny z regułami projektowymi Intelem 18A. Ułatwia to ponowne użycie istniejących układów IP oraz dotychczasowych przepływów projektowych. Podobnie jak w Intel 18A, Intel 18A-P ma dwie wysokości komórek: 180 nm i 160 nm, a także „contacted poly pitch” na poziomie 50 nm.

Intel przedstawił też dalsze informacje związane z technologiami wdrożonymi już wcześniej w Intel 18A: bramki typu gate-all-around (GAA) oraz zasilaniem od spodu układu (backside power delivery, BSPD). Inżynierowie omawiali, jak te rozwiązania mają budować fundament pod wyższą wydajność, lepszą efektywność energetyczną i skalowanie przyszłych projektów logiki.

W trakcie wystąpienia na VLSI wiceprezes i senior członek Intel — Eric Karl — pokazał, jak Intel mierzy korzyści z zastosowania BSPD i tranzystorów GAA. Wskazał m.in. redukcję zajętości obszaru trasowania o 11% oraz redukcję dynamicznego „voltage droop” o 10x. Efektem ma być możliwość podniesienia częstotliwości o do 6% albo spadek dynamicznego poboru mocy o ponad 15% względem porównywalnej technologii połączeń realizowanych od strony czołowej (frontside interconnect).

Z kolei Manju Shamanna z zespołu Silicon and Platform Engineering przedstawił wyniki z krzemowych testów na rdzeniach CPU zbudowanych w procesie obejmującym GAA oraz BSPD. Według zaprezentowanych danych prace pokazują silniejsze skalowanie częstotliwości przy niższych napięciach: w tym ok. 30% poprawy częstotliwości przy niskim napięciu (~0,5 V). Jednocześnie ma następować ograniczenie IR drop oraz umożliwienie bardziej efektywnego działania.

Na konferencji Intel Foundry zaprezentował również długoterminowe kierunki badań istotnych dla dalszego skalowania układów.

• CFET (Complementary FET): Intel zaprezentował monolityczne inwertery CFET z pionowo układanymi tranzystorami NMOS i PMOS przy pitch bramki 45 nm, pokazując kierunek dalszej kontynuacji skalowania po erze tranzystorów typu gate-all-around dzięki architekturze urządzeń w wymiarze pionowym.

• Integracja GaN z krzemem dla zarządzania energią: pokazano monolityczną integrację urządzeń mocy z azotku galu (GaN) z logiką krzemową na waferach 300 mm. Obejmuje ona ok. 1 000-bramkowy blok cyfrowego sterowania, mający wspierać efektywną, dużą skalę kontroli cyfrowej obok urządzeń mocy o wysokiej wydajności, w jednym procesie oraz z mniejszą złożonością systemu.

• „Subtractive ruthenium” w połączeniach międzylitowych: Intel pokazał rozwiązania z odjęciem rutenu oraz integrację z przerwą powietrzną (airgap). Według prezentacji pozwala to uzyskać do ok. 35% redukcji pojemności i mierzalne zyski częstotliwości w porównaniu z miedzią, wskazując potencjalną drogę do dalszego skalowania parametrów rezystancja–pojemność (RC) w miarę jak połączenia międzylitowe stają się coraz mniejsze.